あらまし
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デジタル補聴器用DSPを対象とした直列積和演算器の一構成法 岡本 大地 近藤 真史 瀬島 吉裕 茅野 功 横川 智教 有本 和民 佐藤 洋一郎 誌名 電子情報通信学会論文誌 D Vol.J100-D No.3 pp.321-330 発行日: 2017/03/01 早期公開日: 2016/11/30 Online ISSN: 1881-0225 DOI: 10.14923/transinfj.2016PDP0015 論文種別: 特集論文 (学生論文特集) 専門分野: 計算機システム キーワード: デジタル補聴器, 積和演算器, 低消費電力, ビットシリアル, リングオシレータ, 本文: PDF(1.3MB)>>
あらまし: 近年，高齢化社会の進展による難聴者の増加に伴って，DSPを内蔵したデジタル補聴器の需要が高まっているが，その電池寿命は数日程度に留まっているのが現状である．そこで本論文では，補聴器用DSPへの応用を前提とした小面積かつ低消費電力な積和演算器を提案する．本積和演算器は，単一の全加算器のみを用いて逐次的に演算を行う直列乗算器を基本として，積和演算における累積加算処理と負数乗算アルゴリズムにおける定数加算処理とを，全加算器による1ビット単位の加算処理に統合・隠蔽することで負数に対応した積和演算を簡便に実現している．特にその制御にあたっては，リングオシレータを用いて演算時のみ局所的なクロックを動的に生成することで高速なグローバルクロックを排除し，これに起因する消費電力の増加を構造的に解決している．更に，乗数のビットが零の場合における冗長な演算を省略することにより，これに係る消費電力の改善を図っている．以上に基づいた積和演算器を設計し，タイミングシミュレーションにより所望の動作を確認するとともに，FPGAを対象とした性能評価を通じてその有効性を確認している． | |||||
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