仮想出力キューイング方式に基づいた低遅延オンチップルータの開発

グェン チュオン ソン  小柳 滋  
(システム開発論文)

誌名
電子情報通信学会論文誌 D   Vol.J93-D   No.10   pp.2222-2230
発行日: 2010/10/01
Online ISSN: 1881-0225
DOI: 
Print ISSN: 1880-4535
論文種別: 特集論文 (システム開発論文特集)
専門分野: 並列・分散システム
キーワード: 
ネットワークオンチップ,  ルータ,  仮想出力キューイング,  仮想チャネル,  通信レイテンシ,  

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あらまし: 
NoC(Network-on-Chip)において,通信のレイテンシはSoC上の応用の性能を左右する最も重要な要素の一つである.本論文では,NoCの通信レイテンシを低減するため,仮想出力キューイング方式を用いた低遅延ルータのアーキテクチャを提案する.仮想出力キューイング方式を用いることにより,ルータ内部のパイプラインのステージ数を4から2に削減することが可能となる.更に,この二つのステージを投機的に並列実行することにより,パケット転送の遅延を1クロックに抑えることができる.提案するルータアーキテクチャをFPGA上に実装し,通信レイテンシ,面積,消費電力について評価した.その結果,提案方式が従来の仮想チャネル方式に比べてスライス数(バッファを含まず)を65.4%,通信レイテンシを45.5% 削減できることが示された.