コンパクトなハミング重み比較回路

範 公可  

誌名
電子情報通信学会論文誌 A   Vol.J90-A   No.10   pp.762-766
発行日: 2007/10/01
Online ISSN: 1881-0195
DOI: 
Print ISSN: 0913-5707
論文種別: レター
専門分野: 
キーワード: 
ハミング重み,  CMOS,  アナログ的演算,  

本文: PDF(915.5KB)>>
論文を購入




あらまし: 
“0”と“1”を含む数列間のハミング重みを比較するコンパクトな回路を提案する.266トランジスタのみで64ビットのハミング重み比較回路が構成でき,HSPICEのシミュレーション結果より,従来回路と同様の0.8μm CMOSプロセスを用いた場合の最大遅延は4.5[ns]である.