動的再構成可能なH. 264/MPEG-2/MPEG-4対応HDTVコーデック可変長符復号プロセッサコア

峯岸 孝行
江井 友美
小野 みどり
遠山 治
黒田 雄樹
深山 正幸
吉本 雅彦

誌名
電子情報通信学会論文誌 D   Vol.J89-D    No.6    pp.1091-1100
発行日: 2006/06/01
Online ISSN: 1881-0225
DOI: 
Print ISSN: 1880-4535
論文種別: 特集論文 (リコンフィギャラブルシステム論文特集)
専門分野: デバイスアーキテクチャ
キーワード: 
動的再構成ハードウェア,  リコンフィギャラブルプロセッサ,  可変長コード,  VLCテーブル,  

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あらまし: 
画像圧縮符号化処理技術に用いられ,H. 264,MPEG-2,MPEG-4など複数の画像圧縮規格ごとに全く異なる可変長コードテーブル(Variable Length Code:VLCテーブル)を,動的再構成ハードウェア技術により一つのハードウェアで実現した可変長符復号プロセッサコアについて述べる.VLCテーブルの入力を4 bit単位で比較する探索木と想定し,その探索木のノードを4×5に配列した動的再構成可能な比較セルに割り付けることで小型なVLCテーブルを実現した.また,比較セルは4セットのコンフィグレーションレジスタをもち,レジスタ選択を切り換えることで1クロックサイクルによる再構成が可能であり,高速動作を実現している.本コアはこのテーブルのほか,ビットストリーム供給部,ビットストリーム圧縮部,係数とビットストリームを格納する二つのメモリ,CPUから本コアを制御するための制御レジスタからなり,106.1 MHzでMPEG-2のHDTV 30 fr/s,203.4 MHzでH. 264のNTSC 30 fr/sのデコード処理が可能である.本コアを0.18-μm CMOSで実装設計し,1.1×1.1 mm2で実現した.