MULHIキャッシュの設計及び評価

多田 十兵衛  仲池 卓也  鈴木 健一  大庭 信之  小林 広明  中村 維男  

誌名
電子情報通信学会論文誌 D   Vol.J85-D1   No.3   pp.274-285
発行日: 2002/03/01
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Print ISSN: 0915-1915
論文種別: 論文
専門分野: 計算機システム
キーワード: 
VLIW,  命令キャッシュ,  SILOキャッシュ,  MULHIキャッシュ,  

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あらまし: 
コンパイラによる高度な命令レベル並列性の抽出により高性能を達成するVLIWプロセッサが,近年注目を集めている.VLIWプロセッサの性能を最大限に引き出すためには,並列実行可能な複数の演算操作からなる非常に長い命令を高速にフェッチできる,高ヒット率,高バンド幅の命令キャッシュが必要不可欠である.我々はVLIWプロセッサのための命令キャッシュ機構としてMULHI(MULtiple HIt)キャッシュを提案した.ソフトウェアシミュレーションによる評価の結果,無効命令(nop)を含むVLIW命令をそのまま格納するNOPキャッシュなどに比べて,MULHIキャッシュは1サイクルで実行可能な演算操作数を大幅に増加させることがわかった.しかしながら,MULHIキャッシュの制御機構はこれらのキャッシュに比べて複雑になるために,実行サイクル数は減少しても基本サイクル時間が増加した場合,総実行時間が増加するおそれがある.本論文では,MULHIキャッシュを構成するハードウェア機構の設計を行い,0.5 μm CMOSプロセス技術の仮定のもとでそのサイクル時間を求め,MULHIキャッシュの制御ロジックがパイプラインサイクルのクリティカルパスにならないことを明らかにする.更に,VLIWプロセッサ用高性能キャッシュ機構として提案されているSILOキャッシュとの性能比較をSPEC95ベンチマークを用いて行い,MULHIキャッシュの有効性を明確にする.