1けた2ビット/3ビット混合表現を用いた高速冗長2進加減算器の開平器への応用

恒川 佳隆  日野杉 充希  三浦 守  

誌名
電子情報通信学会論文誌 D   Vol.J84-D1   No.12   pp.1601-1609
発行日: 2001/12/01
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Print ISSN: 0915-1915
論文種別: 論文
専門分野: 計算機構成要素
キーワード: 
開平器,  冗長2進表現,  高速,  加減算器,  VLSI評価,  

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あらまし: 
我々はこれまでに,冗長2進数に基づく一検討として,従来の加減算器よりも極めて高速な1けた2ビット/3ビット混合表現を用いた加減算器を提案してきた.本論文では,この加減算器を開平器向けに改良した新たな高速加減算器を提案する.そしてその応用として,冗長2進数に基づく開平器にこれを適用した場合の検討を行う.これまで開平器の構成法としてはいくつか提案されてきているが,ここでは高速性の観点から高木らが提案した高速開平用ハードウェアアルゴリズムに基づいて考察する.そして,本開平器の構成法に対してVLSI設計システムPARTHENONを用いてVLSI設計及び評価を行う.その結果,本加減算器を適用した高速開平器は従来の開平器に対し,約2倍の高速化が可能となることを明らかにする.