プロセス代数に基づく非同期式論理回路の設計検証

米田 友洋  柴山 充文  南谷 崇  

誌名
電子情報通信学会論文誌 D   Vol.J80-D1   No.3   pp.207-217
発行日: 1997/03/25
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Print ISSN: 0915-1915
論文種別: 特集論文 (非同期式回路/システム設計論文小特集)
専門分野: 
キーワード: 
非同期式回路,  設計検証,  プロセス代数,  仕様記述,  Liveness,  

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あらまし: 
同期式論理回路におけるクロックスキューや消費電力などの問題から非同期式論理回路が注目されている.一方,非同期式回路は同期式回路に比べて設計が難しく,設計検証の必要性は高い.そこで,本論文では非同期式回路の設計検証を行う一方式を提案する.本方式では,検証対象の回路および仕様をプロセス代数を用いてモデル化し,仕様記述と実現記述の並列合成を計算することにより,回路の仕様に対する正しさを判定する.この方式では,記述の可読性が高く,また完全な自動検証が可能である.更に,限定されたlivenessの性質を効率良く検査できるという特徴をもつ.