FPGAを対象とした階層的概略詳細配線手法

戸川 望  粟島 亨  金子 一哉  佐藤 政生  大附 辰夫  

誌名
電子情報通信学会論文誌 A   Vol.J76-A    No.9    pp.1312-1321
発行日: 1993/09/25
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Print ISSN: 0913-5707
論文種別: 論文
専門分野: VLSI設計技術
キーワード: 
FPGA,  レイアウト設計,  CAD,  タイミング主導型配線手法,  

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あらまし: 
ゲートアレーとPLAの間隙を埋めるデバイスとしてFPGAが注目されている.FPGAはユーザプログラマブルなデバイスであり短期間で所望の回路を設計できるため,特にシステムのプロトタイピング等の分野で重要である.これは,FPGAの設計手法に対し特に処理の高速性が求められることを意味する.また,FPGAのプログラムは記憶素子またはスイッチにより実現されるため,その影響によって信号遅延が大きくなる傾向がある.従って,FPGAの設計手法では遅延制御に対しても注意する必要がある.本論文では,FPGA設計の中でも配線設計を取り上げ,高速でかつ遅延制御を実現した階層的概略詳細配線手法を提案する.階層的配線手法は,領域を再帰的に2分割し,分割線上のネットの通過位置を線形割当てにより決定するという高速な処理を基本としている.また,2段階の線形割当てによって分割線と交差するネットの通過トラック位置まで決定することで,概略配線と詳細配線の一括処理を可能とし,より高速な処理を実現する.このとき,ネットに優先度を付加し優先度の高いネットを優先的に短く配線することで遅延制御を実現する.本手法をいくつかのベンチマーク回路に適用し,その有効性を示す.