DRAMの電源投入時における基板電位制御回路

宮本 博司
冨上 健司
諏訪 真人
山田 通裕

誌名
電子情報通信学会論文誌 C   Vol.J75-C2    No.1    pp.38-45
発行日: 1992/01/25
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Print ISSN: 0915-1907
論文種別: 論文
専門分野: 集積エレクトロニクス
キーワード: 
ダイナミックRAM,  電源投入,  基板電位,  ラッチアップ,  

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あらまし: 
基板電位発生回路を内蔵したCMOS DRAMの電源投入時における基板電位上昇によるラッチアップの発生を防止する二つの基板電位制御回路を提案した.すなわち,第1は電源投入時にnウェルからの容量結合による基板電位の上昇を防ぐため,基板電位を接地電位にクランプする基板電位クランプ回路である.第2は,同じく電源投入時にメモリセルプレートおよびビット線からの容量結合による基板電位の上昇を防ぐため,メモリセルプレート電位およびビット線プリチャージ電位を接地電位にクランプする回路である.これらのクランプ回路は電源投入時にDRAMチップ内で発生されるパワーオンリセット信号によりクランプ期間を決定される.更に,これらクランプ回路のクランプ解除のタイミングを異ならせてクランプ回路を有効に動作させるため,2段階パワーオンリセット信号を採用した.これらの回路を実際の4MビットDRAMテストデバイスに適用し,電源投入時に基板電位とメモリセルプレート電位およびビット線プリチャージ電位が接地電位にクランプされて回路が所望の動作を行っていることを波形観測により確認すると共に,電源投入時のラッチアップの発生を防止できることを実際のデバイスにより確認した.