IEICE Trans - シストリックアレーによるデバイスシミュレーションの高速化手法

シストリックアレーによるデバイスシミュレーションの高速化手法

成富　敬阿曽　弘具木村　正行

誌名
電子情報通信学会論文誌 D Vol.J73-D1 No.6 pp.561-568
発行日: 1990/06/25
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Print ISSN: 0915-1915
論文種別: 論文
専門分野: 計算機システム
キーワード:

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あらまし:
半導体素子の特性解析を，実際に素子を作ることなくコンピュータ上で行うデバイスシミュレーションでは，大規模疎行列計算を高速に実行する必要がある．本論文ではこの行列方程式の求解部分を高速に実行するための並列処理方式を与える．この並列処理方式は，VLSI指向アーキテクチャの一つであるシストリックアレーを用いている．デバイスシミュレータ用のシストリックアレーは，疎行列であるという特質をうまく利用して，演算セルに適当な遅延処理機能をもたせることにより使用セル数を削減している．その結果，シミュレーション対象領域の3次元格子点数をNとして，任意のNに対して，不完全行列分解用に64個，また行列・ベクトル積などに7個の演算セルを用いて大規模疎行列計算を行うことのできるシストリックアレーを設計できることを示す．この処理時間はNに比例するものとなる．更に，デバイスシミュレーション問題の大規模疎行列がより小さな行列に分解できることに着目し，複数のシストリックアレーをパイプライン的に結合して，より高速に並列計算できることを示す．その場合，使用セル数は8×N^1/3個になり，処理時間はN^2/3に比例する．