メガビットDRAMの高性能化のための最適設計

熊野谷 正樹
宮武 秀司
堂阪 勝己
小西 康弘
池田 勇人
古田 勲
吉原 務

誌名
電子情報通信学会論文誌 C   Vol.J71-C    No.7    pp.1007-1014
公開日: 1988/07/25
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Print ISSN: 0373-6113
論文種別: 論文
専門分野: 集積エレクトロニクス
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あらまし: 
メガビット級DRAMの高性能化のために採用すべき技術に対する具体的指針を,従来のNMOS 1MDRAMの性能分析をもとにして検討した.その結果,アクセスタイムの高速化には3層ポリシリコンプロセスを用いたワード線Alシャント法+ポリサイドビット線方式およびI/O線容量の低減,CMOSカレントミラー形プリアンプの採用等が有効なことを明らかにした.消費電流の低減のためにはビット線の1/2Vccプリチャージおよびメモリアレーの1/2分割動作とCMOSプロセスの採用が有効なことを確認した.またバッテリバックアップのためにスタンドバイ電流の低減法を検討し,タイマ回路を用いて基板バイアス発生回路を間欠動作させる方法が有効なことを明らかにした.更に一層の高性能化のためにはウエル作り分けツインウエルを前提としたLDDトランジスタの採用が必要なことを明らかにした.以上の検討をもとにCMOS 1MDRAMを試作した結果,5V,25℃におけるアクセスタイム50ns,消費電流28mA(tc=260ns),またリフレッシュ間隔64ms時の平均スタンバイ電流80μAと充分バッテリバックアップ可能な高性能1MDRAMが得られた.