縮小CMOS,nMOSインバータのシミュレーションによる性能評価

吉田 育生  浅田 邦博  菅野 卓雄  

誌名
電子情報通信学会論文誌 C   Vol.J66-C   No.12   pp.1019-1026
公開日: 1983/12/25
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Print ISSN: 0373-6113
論文種別: 特集論文 (LSI特集)
専門分野: 微細化デバイス
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あらまし: 
本研究は,MOSLSIの性能向上の観点から,MOS電界効果トランジスタを用いたインバータの縮小化の限界を検討することを目的としている.このため,サブミクロンデバイスから成るCMOSおよびnMOS(E/D)インバータ回路を対象に,遅延時間,消費電力などの性能をシミュレーションし,回路性能に及ぼすデバイス縮小の効果および低温(液体窒素温度)動作の効果を評価している.ここでは,リングオシレータを想定した回路の遅延時間を,またMOS電界効果トランジスタのサブスレッショルド導通特性を考慮して消費電力をシミュレーションしている.その結果,デバイス縮小による回路の性能改善効果は,チャネル長が0.2μm程度までは著しいが,それ以上の縮小を行っても性能改善率は徐々に飽和する傾向にあることが判明し,性能改善の観点からすれば,デバイスの縮小は,CMOS回路ではチャネル長が0.1μm,nMOS回路では0.2μm程度までが適当であることが明らかになった.