ソフトエラーを考慮したダイナミックMOS RAMの回路設計

長山 安治
熊野谷 正樹
山田 通裕
吉原 務
谷口 真

誌名
電子情報通信学会論文誌 C   Vol.J65-C    No.7    pp.522-529
公開日: 1982/07/25
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Print ISSN: 0373-6113
論文種別: 論文
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あらまし: 
大容量ダイナミック形MOS RAM(MOS(D)RAM)の開発は,スケーリング則に基づいて進展してきたが,ソフトエラーの発生によって見直しが必要となった.本論文では,ソフトエラーがスケーリング則の律速条件になるという考え方に基づいた修正スケーリング則を示し,また,修正スケーリング則を適用したメモリセル容量の決定法を示す.さらに,高速,低ソフトエラー率,低消費電力を実現するための新らしいデバイス構造や,回路構成法を提案し,それらを5V~16KMOS(D)RAMに適用した結果,性能指数として0.6pJ/ビット,ソフトエラー率として4×107device・hoursが得られたことを示す.スケーリング定数・k=1として12V~16KMOS(D)RAM,スケーリング定数・k=2として5V~16KMOS(D)RAMを考えたときの修正スケーリング則の満足度について検討し,ソフトエラーを考慮した回路設計を行うと,大容量MOS(D)RAMの性能指数の大幅な改善が得られず,ソフトエラーがMOS(D)RAMの高性能化に大きな障害となることを示す.