スケーリング法を適用した大容量ダイナミックMOS RAMの回路設計

長山 安治
吉原 務
中野 隆生
蒲生 容仁

誌名
電子情報通信学会論文誌 C   Vol.J64-C    No.2    pp.61-68
公開日: 1981/02/25
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Print ISSN: 0373-6113
論文種別: 論文
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あらまし: 
ダイナミック形MOS RAM(MOS(D)RAM)の集積度向上は,製造,デバイス,回路技術の改良,改善によりなされてきた.又,大容量化に伴う動作特性の向上,動作の安定性を図るには,これらの技術を総合的に組み合せた設計手法の確立が必要である.本論文では,製造,デバイス,回路技術を総合化した大容量MOS(D)RAMの設計手法を提案する.まず,センス回路の感度と読出し電圧,動作領域を決める係数mについて解析を行い,センス回路の設計指針を導き出す.係数mの解析では,特にデバイスパラメータの加工精度によるばらつきが大容量MOS(D)RAMの動作の安定性に重大な影響を及ぼすことを示し,大容量MOS(D)RAMとして64KMOS(D)RAMを考えたとき,広い動作領域を得るためには,128リフレッシュ方式が有利であることを示す.次に,設計指針に基づいて,64KMOS(D)RAMを設計,試作した結果,動作上下限の広い64KMOS(D)RAMが試作でき,本論文で提案した微細パターン製造技術を用いた大容量MOS(D)RAMの設計手法の妥当性が確認できたことを示す.