64 KbitダイナミックRAMにおけるビット線構造

尾崎 英之
下酉 和博
藤島 一康
中野 隆生

誌名
電子情報通信学会論文誌 C   Vol.J64-C    No.11    pp.777-784
公開日: 1981/11/25
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Print ISSN: 0373-6113
論文種別: 論文
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あらまし: 
1トランジスタ/セルのダイナミックRAMでビット線,センスアンプ部でのソフトエラー率を減少させるにはビット線,センスアンプ部のn+拡散領域の面積を小さくすることが必要である.本論文では,この一手法としてオープンビット線方式2層ポリシリコン構造のメモリセルでビット線のn+拡散に代り,第1層ポリシリコンを用いた構造のメモリセルを提案し,両方式での蓄積容量値CS,及びビット線寄生容量値CBを比較するためのテストデバイスと,電気的特性,およびソフトエラー率を比較するための両方式による256リフレッシュ方式64 K(D)RAMを試作し,比較検討を行った.その結果,ポリシリコンビット線方式のメモリセルはn+ビット線方式に比べ同一セルサイズでCS値は平均13%増加し,CB値は,ほぼ同一になることが分かった.一方,ポリシリコンビット線方式の64 K(D)RAMの電気的特性は,ポリシリコンのシート抵抗に依存するがn+拡散のシート抵抗と同程度であれば,n+拡散ビット線方式と,ほぼ同等の特性となった.又,ソフトエラー率は,1/3から1/8に軽減されることが加速実験により確認された.