集積化CML回路の状態変数解析

可児 賢二  大附 辰夫  渡部 和  

誌名
電子情報通信学会論文誌 C   Vol.J52-C    No.2    pp.90-96
公開日: 1969/02/25
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Print ISSN: 0373-6113
論文種別: 論文・資料
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あらまし: 
半導体集積回路の設計に際し,マスク・パターンと製造工程を決定した時点であらかじめ得られる性能をディジタル計算機によるシミュレーションで知ることは非常に有益である.本論文では半導体集積回路を計算機を用いて一般的に解析するための基本として状態変数解析を用いる手法を提案している.例として集積化CML回路の各トランジスタにC.S. Meyerらの提案したモデルをRC等価回路表現したものを用いてディジタルシミュレーションを行なった結果を報告している.一般の半導体集積回路も適当な集中RLC回路でモデル化したものに状態変数解析を適用すれば,組織的に解析できることを示唆している.