与えられた状態列を実現するしきい素子回路のテスト・シンセシス

石井　直宏  木村　正行  

誌名
電子情報通信学会論文誌 C   Vol.J51-C   No.6   pp.259-266
公開日: 1968/06/25
Online ISSN: 
DOI: 
Print ISSN: 0373-6113
論文種別: 論文・資料
専門分野: 
キーワード: 


本文: PDF(735.2KB)>>
論文を購入



あらまし: 
n個のしきい素子からなるオートノーマス回路で，各素子のとりうる状態を1，0の2値とし，回路状態（n個の素子の状態）が同期的に遷移する場合を考える．このような回路は，各素子のしきい値および結線値により，種々の状態列を生成する．これに関してはいくつかの研究がなされているが，与えられた状態列が実現するか否かのテストおよびシンセシスについては系統的な方法はまだ与えられていないようである．本論文は，与えられた状態列から（論理関数表示を行なうことなく）直接に，これを実現するしきい素子回路のテスト・シンセシスを行なう方法を示したものである．この方法では，まず与えられた状態列から各素子の状態遷移表を縮少化した連結表が作られ，3．で与えられた状態遷移表としきい値関数および近接ベクトルの関係を用いてテスト・シンセシスが行なわれる．