多段積層縦型トランジスタ構造を用いた積層型メモリ/論理回路アレーの提案とそのLUT (Look Up Table)への適用検討

玉井 翔人  佐藤 匠  渡辺 重佳  

誌名
電子情報通信学会論文誌 C   Vol.J99-C   No.7   pp.347-356
公開日: 2016/06/13
Online ISSN: 1881-0217
DOI: 
論文種別: 論文
専門分野: 集積エレクトロニクス
キーワード: 
NAND型メモリ,  BiCS技術,  Fe-FET,  積層構造,  LUT,  FPGA,  論理LSI,  再構成可能,  

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あらまし: 
大容量積層型NANDメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型メモリ/論理回路アレーを新たに考案し,そのLUT (Look Up Table)への適用方法を提案した.積層型メモリ/論理回路アレーではFe-FETを用いた積層型メモリの下層部分を情報記憶用メモリとして,その上層部分を再構成可能な論理回路として用いることにより,任意の再構成可能な組み合わせ回路を実現できる.その一例として,上層部分の再構成可能な論理回路にセレクタ回路を構成することにより下層部分のメモリと合わせてLUTを実現できることを示した.従来の1層型の方式と比較して提案方式の積層型LUTにより,パターン面積及び製造コストを大幅に低減できる(製造コストは32層メモリ部分を積層した場合には従来の15%以下に削減可能)可能性があることを示した.本提案によりトランジスタの微細化を行うことなくロジックLSIやFPGAの大容量化,低コスト化,高速化が積層段数の増加とともに継続的に実現できる可能性がある.