SRAM型FPGAの部分再構成によるソフトコアプロセッサの高信頼化

一ノ宮 佳裕  石田 智之  田上 士郎  尼崎 太樹  久我 守弘  末吉 敏則  

誌名
電子情報通信学会論文誌 D   Vol.J92-D   No.12   pp.2105-2113
発行日: 2009/12/01
Online ISSN: 1881-0225
DOI: 
Print ISSN: 1880-4535
論文種別: 特集論文 (リコンフィギャラブルシステムとその応用論文特集)
専門分野: デバイスアーキテクチャ
キーワード: 
ソフトコアプロセッサ,  部分再構成,  TMR,  高信頼化,  同期処理,  

本文: PDF(390.5KB)
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あらまし: 
SRAM型FPGA (Field Programmable Gate Array)は再構成可能という特徴をもつ反面,SEU (Single Event Upset)と呼ばれるソフトエラーにより誤動作を引き起こすおそれがある.そのため,信頼性が重視される分野においてSRAM型FPGAを利用するためには,システムの高信頼化が必要である.TMR (Triple Modular Redundancy)と部分再構成を用いることで,組合せ回路に関しては高信頼化が可能である.しかし,プロセッサのような順序回路では内部ステートをもつため,組合せ回路と同じ方法では不十分である.本論文では,プロセッサのTMR化と部分再構成によるエラー修正及び同期復旧手法を用いた高信頼化の提案を行う.同期処理は,各レジスタ情報の多数決をとってメモリに退避させ,それをすべてのプロセッサに復帰させることで実現している.結果として,回路規模は高信頼化前と比較して約4.185倍となった.しかし,部分再構成により再構成時間を隠ぺいすることで,6 μsで同期復旧処理を完了することができた.