ビットシリアル演算を導入した再構成型プロセッサにおける再構成部の性能評価

谷川 一哉  梅田 賢一  弘中 哲夫  

誌名
電子情報通信学会論文誌 D   Vol.J92-D   No.12   pp.2089-2104
発行日: 2009/12/01
Online ISSN: 1881-0225
DOI: 
Print ISSN: 1880-4535
論文種別: 特集論文 (リコンフィギャラブルシステムとその応用論文特集)
専門分野: デバイスアーキテクチャ
キーワード: 
再構成型プロセッサ,  ビットシリアル演算,  性能評価,  DS-HIE,  

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あらまし: 
再構成型プロセッサは適宜再構成することにより,ハードウェア資源を効率良く利用することができるプロセッサである.しかし,連続した処理が複数の再構成情報に分割された場合,分割された処理間でデータの受渡しが必要になり,性能や面積の点で大きなオーバヘッドとなってしまう.そこで我々は再構成情報の分割が起こらないようにできるだけ多くの演算器を再構成部に用意し,かつ,再構成部の面積も大きくしない手法として,ビットシリアル演算をベースとした再構成型プロセッサを開発している.本論文では,同じ面積という条件下で,ビットシリアル演算をベースとした再構成部が,従来のビットパラレル演算をベースとする再構成部よりも性能が高いことを示す.具体的には,RGB/YCbCr変換,DCT,メジアンフィルタを用いて評価を行い,ビットシリアル演算をベースとする再構成型プロセッサは,ビットパラレル演算をベースとする再構成型プロセッサに対して2.2倍高い性能を達成し,またメジアンフィルタにおいては再構成情報の分割を抑えることにより,データ転送量を5.4分の1にできることを確認した.