動的再構成可能プロセッサを用いたIPsec向け暗号処理アクセラレータの設計と実装

長谷川 揚平  阿部 昌平  松谷 宏紀  安生 健一朗  粟島 亨  天野 英晴  

誌名
電子情報通信学会論文誌 D   Vol.J89-D   No.4   pp.743-754
発行日: 2006/04/01
Online ISSN: 1881-0225
Print ISSN: 1880-4535
論文種別: 論文
専門分野: コンピュータシステム
キーワード: 
動的再構成可能プロセッサ,  DRP,  仮想ハードウェア,  IP Security,  

本文: PDF(571.1KB)
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あらまし: 
近年の組込み機器の中核をなすSystem-on-a-Chip(SoC)では,マルチメディア処理やネットワークプロトコルなどの要求機能の多様化に伴い,専用ハードウェアの面積の増大,開発期間の増大が問題となっている.このような問題に対して,本研究では,処理回路を動的に再構成可能な動的再構成可能プロセッサをSoCに応用することにより解決を試みる.具体的には,NECエレクトロニクス社のDynamically Reconfigurable Processor(DRP)を用いて,IPsec向け暗号処理アクセラレータを実装し,その評価を行った.本アクセラレータは,組込みプロセッサとDRPの協調動作システムを想定すると同時に,異なる暗号処理回路を複数用意し,これらを必要に応じて切り換えながら動作する仮想ハードウェア機構を導入する.実装した暗号処理は,MIPS互換の組込みプロセッサと比較して最大で7.8倍のスループットを達成した.また,仮想ハードウェアによるオーバヘッドの解析を行い,ダブルバッファ方式を採用することで,約80.7%のオーバヘッドを削減可能であることを示した.