強誘電体デバイスを用いたロジックインメモリVLSIの構成

木村 啓明  羽生 貴弘  亀山 充隆  藤森 敬和  中村 孝  高須 秀視  

誌名
電子情報通信学会論文誌 C   Vol.J86-C   No.8   pp.886-893
公開日: 2003/08/01
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Print ISSN: 1345-2827
論文種別: 特集論文 (システムLSIのための先進アーキテクチャ論文特集)
専門分野: 
キーワード: 
強誘電体キャパシタ,  ロジックインメモリVLSI,  機能パスゲート,  パストランジスタネットワーク,  細粒度パイプライン,  

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あらまし: 
本論文では,強誘電体デバイスを用いて演算機能を実現し,演算機能と記憶機能をデバイスレベルで一体化することにより,高並列演算システムをコンパクトに実現するロジックインメモリVLSIを提案する.強誘電体キャパシタの両端電極に二つの2値入力電圧を印加し,その電位差を用いて残留分極状態を設定することにより,論理演算機能と記憶機能を同時に実現できる.本提案回路を用いることにより記憶素子の面積オーバヘッドを大幅に削減できるため,ゲートレベルパイプラインVLSIを構成した場合,同等機能の2値CMOS実現と比較して高性能化が達成できる.