ビットシリアルアーキテクチャに基づくロボット制御用再構成可能VLSIプロセッサの構成

藤岡 与周  亀山 充隆  

誌名
電子情報通信学会論文誌 D   Vol.J81-D1   No.2   pp.85-93
発行日: 1998/02/25
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Print ISSN: 0915-1915
論文種別: 特集論文 (極限集積超並列・超高速アーキテクチャ論文小特集)
専門分野: 
キーワード: 
再構成可能並列アーキテクチャ,  多入力積和演算,  VLSIプロセッサ,  ビットシリアルアーキテクチャ,  面積時間積,  

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あらまし: 
環境の動的変化に高速に応答する知能ロボットシステムの実現には,センサ信号入力から制御出力までの演算遅れ時間減少が重要となる.本論文では,所望とする入力数のビットシリアル多入力積和演算器を動的に再構成することにより,演算部に備えられている全加算器のみならず,ローカルメモリや制御部およびチップ内部配線などの利用効率も徹底的に向上できる,再構成可能VLSIプロセッサの構成を提案している.再構成可能VLSIプロセッサは要素プロセッサ(PE)間通信のオーバヘッドを大幅に減少できる特長を有することから,PEのチップ面積と多入力積和演算時間の積である面積時間積の減少により,プロセッサ全体の演算性能を大幅に向上できる.一例として,0.8μmCMOS設計ルールに基づく性能評価では,ビットパラレルアーキテクチャに基づく再構成可能VLSIプロセッサと比較して面積時間積と演算遅れ時間を最大で約1/3に減少できることを明らかにしている.