電流モードディープサブミクロン多値集積回路の最適設計とその応用

齋藤 敬弘  羽生 貴弘  亀山 充隆  

誌名
電子情報通信学会論文誌 D   Vol.J81-D1   No.2   pp.157-164
発行日: 1998/02/25
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Print ISSN: 0915-1915
論文種別: 特集論文 (極限集積超並列・超高速アーキテクチャ論文小特集)
専門分野: 
キーワード: 
ソース結合形電流モード多値集積回路,  Signed-Digit数乗算器,  カレントミラー回路,  スレッショルドディテクタ回路,  

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あらまし: 
低電源電圧時において高速動作可能で,かつ低消費電力性を有するソース結合形電流モード多値集積回路が提案されている.本論文では,電源電圧をある特定の値に指定したとき,ソース結合形電流モード多値集積回路の遅延時間と消費電力を最小化する最適設計法を提案する.まず,遅延時間が直列接続されたカレントミラー回路とスレッショルドディテクタ回路の電圧配分に依存し,この電圧配分が各回路のトランジスタのゲート幅の比で決定できることを示す.すなわち,各ゲート幅の比により遅延時間を最小に設定できることを明らかにする.また,消費電力を決定する基準電流値がスレッショルドディテクタのトランジスタのゲート幅に依存することに着目し,最小遅延時間を決定する各ゲート幅の比を一定にしたまま,同時に基準電流値が最小となるゲート幅を設定できることを示す.更に,54ビット乗算器への応用において,同等機能の2値CMOS回路と比較して高性能化が達成されていることを示す.