p形 MOSFET と npn トランジスタを同一Nウェル内に形成したN+埋込層給電形 Bi-CMOS論理回路の検討

樋口 久幸  橘 大  鈴木 誠  猪平 進  渡辺 篤雄  宿利 章二  

誌名
電子情報通信学会論文誌 C   Vol.J74-C2   No.7   pp.590-597
発行日: 1991/07/25
Online ISSN: 
DOI: 
Print ISSN: 0915-1907
論文種別: 論文
専門分野: 集積エレクトロニクス
キーワード: 


本文: PDF(498.2KB)
>>論文を購入


あらまし: 
p形MOSFETとnpnトランジスタとを同一Nウェル内に形成する複合化Bi-CMOS回路は,Bi-CMOS論理回路の高速化,高集積化を目的として提案されている.この複合化回路の解決すべき問題点の一つにラッチアップ特性の劣化がある.この論文ではラッチアップ特性の改善を目的として,p形MOSFETへの給電をN埋込層から行うN埋込層給電形構造を提案し,そのサンプルを製作,評価して,次の結果をえた.(1)ラッチアップ保持電圧は7V以上に改善された.(2)最小加工寸法0.5μmのBi-CMOSプロセスで製作したN埋込層給電形Bi-CMOS2NOR回路の面積は約40μm2で,ECL回路面積の約1/10であった.(3)軽負荷の遅延時間140psを達成した.この遅延時間は同一チップ上に製作したCMOS回路,および,ECL回路の軽負荷の遅延時間に比べると,それぞれ,20%,50%遅い.(4)遅延時間の負荷容量依存性は380ps/pFと同一回路面積に設計したCMOS回路の1/3,回路面積が10倍のECL回路の約3倍であった.これらの結果によってN埋込層給電形複合化Bi-CMOS構造がBi-CMOS LSIの高速,高集研に適した構造であることを示した.