乗算器係数値を均一化したディジタルフィルタの一構成法

平井 宏  山根 俊樹  堤 喜代司  弓場 芳治  

誌名
電子情報通信学会論文誌 A   Vol.J66-A   No.6   pp.531-537
発行日: 1983/06/25
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Print ISSN: 0373-6091
論文種別: 論文
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あらまし: 
低係数感度ディジタルフィルタを構成する場合において,二端子対ディジタル回路の応用が考えられている.従来,二端子対ディジタル回路の実現に関しては,並列接続や,極く限られたはしご形構成が示されているだけである.本論文は,二端子対ディジタル回路の縦続接続構成について検討している.二端子対ディジタル回路を縦続接続構成で実現するとき,連結行列(K行列)が一般の有理関数行列で与えられた場合,それを積の形に分解することは困難である.そこで,K行列が,行列式が1の多項式行列で与えられた場合について,これをはしご形構成する手法を提案している.また,二端子対ディジタル回路の応用例として,低係数感度ディジタルフィルタを取り上げる.従来,遅延器のない閉路の発生の問題があったが,本方式では,二端子対ディジタル回路の終端部をK行列の内部に含ませることにより,この問題を解決している.さらに,実現された低係数感度ディジタルフィルタの乗算器係数値の多くが非常に近接した値を有するという事実から,ディジタルフィルタの一構成法として,これらを均一化したディジタルフィルタについても検討を加える.