Multiplied ΔΣ Time to Digital ConverterのSimulinkでの検討

嘉藤 貴博  安田 彰  

誌名
電子情報通信学会論文誌 A   Vol.J101-A   No.6   pp.111-118
発行日: 2018/06/01
Online ISSN: 1881-0195
DOI: 
論文種別: 特集論文 (回路とシステム論文小特集)
専門分野: 
キーワード: 
TDC,  PLL,  DLL,  ΔΣ,  DEM,  ループ帯域,  ジッタ,  

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あらまし: 
従来からPLLの前段にDLLを置き,フラクショナルN-PLLの量子化雑音やリファレンスリークによるスプリアスを低減する方法が提案されている.しかしながら,製造ばらつきによるスプリアスの発生や,位相雑音の問題があり,いずれかが特性を下げている.かつ,DLLか注入同期型PLLのような帰還制御回路が必要であった.本研究では,位相雑音が最も良好となる回路構成で,素子ばらつきによるスプリアスを低減し,かつ,DLL及び注入同期型PLLも不要なMultiplied ΔΣ-TDCをSimulinkにて検討した.