3D NANDフラッシュメモリの製造技術を用いた縦型垂直積層トランジスタによって構成されたCMOS NAND/NOR回路の提案

横田 智広  渡辺 重佳  

誌名
電子情報通信学会論文誌 C   Vol.J100-C   No.4   pp.168-173
公開日: 2017/03/13
Online ISSN: 1881-0217
論文種別: ショートノート
専門分野: 
キーワード: 
NAND型メモリ,  Fe-FET,  多段積層縦型トランジスタ構造,  CMOS,  NAND回路,  NOR回路,  論理LSI,  再構成可能,  

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あらまし: 
3D NANDフラッシュメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型Fe-FET CMOS NAND/NOR回路を新たに提案した.NAND回路では,nMOS部分は1個の多段積層縦型トランジスタ構造を用いて実現するのに対し,pMOS部分は複数の並列接続された多段積層縦型トランジスタ構造を用いて実現する.(NOR回路では,nMOSに複数並列接続された方式を用いる).従来の1層型の場合と比較して今回の提案方式ではパターン面積は約50%に縮小できる.一方単位面積当たりの製造コストに関しては,従来のnMOSのみを用いた提案方式[1]と比較して4〜7%の増加で抑える事ができる.今回の提案によりトランジスタの微細化を行うことなく,NAND/NOR回路の低コスト化,低電力化,動作の安定性確保が実現できる可能性がある.今後NAND回路以外のシステムLSI全般でも面積縮小率50%を実現できるかどうかの検討が重要になる.