3次元型フラッシュメモリの製造技術を用いた積層型FPGAの論理ブロックの積層化によるパターン面積の縮小効果に関する検討

玉井 翔人  佐藤 匠  渡辺 重佳  

誌名
電子情報通信学会論文誌 C   Vol.J100-C   No.12   pp.608-618
公開日: 2017/11/13
Online ISSN: 1881-0217
論文種別: 論文
専門分野: 集積エレクトロニクス
キーワード: 
NAND型メモリ,  BiCS技術,  Fe-FET,  積層構造,  LUT,  FPGA,  論理ブロック,  配線領域,  

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あらまし: 
3次元型フラッシュメモリの製造技術を用いた積層型FPGAの論理ブロック(LB)の積層化によるパターン面積の縮小化に関して初めて見積もった.SRAMを用いた平面型FPGAでの28種の小規模論理回路での回路ブロックのパターン面積の解析結果を元に,積層構造の導入が比較的容易な論理ブロックのみに積層構造を導入した場合の(その他の配線領域は従来通り平面構造)パターン面積,製造コストを最小にするLUTの入力数,最適積層数等を見積もった.6トランジスタ型のSRAMの代わりに1トランジスタ型のFe-FETを用い,それを積層化することにより,1層型の歩留りが95%の場合,SRAMを用いた平面型FPGAの回路ブロック(論理ブロックとその他の配線領域全体)と比較して16層積層する事により回路ブロックの製造コストを35.8%に低減できることが分かった(そのときのLUTへの入力数は9でSRAMを用いた平面型FPGAの場合の5より大きくなる).積層化により論理ブロック部分のパターン面積は大幅に縮小できるものの,平面構造の配線領域の面積縮小効果は限定されている.今後積層化による更なるパターン面積縮小,製造コスト削減を行うためには,配線領域の積層化が必要不可欠になる.