1次元レイアウトにおける制約プログラミングによるCMOS回路の面積最小化手法

増子 駿  小平 行秀  

誌名
電子情報通信学会論文誌 A   Vol.J100-A   No.1   pp.79-91
発行日: 2017/01/01
Online ISSN: 1881-0195
論文種別: 論文
専門分野: VLSI設計技術とCAD
キーワード: 
CMOS回路,  1次元レイアウト,  レイアウト面積最小化,  制約プログラミング,  

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あらまし: 
集積回路のレイアウト設計では,製造コスト削減やチップの歩留まり向上のために,面積の最小化が所望される.トランジスタレベルのCMOS回路に対するレイアウトパターンに折れ曲がりのない1次元レイアウトでは,拡散が共有しない箇所の数はレイアウトの幅に対応し,トラックの数はレイアウトの高さに対応する.既存手法では,拡散共有数が最大という条件の下でトラック数を最小化する.しかし,一般的には1次元レイアウトは高さよりも幅の方が長いため,高さを優先して削減すると面積最小のレイアウトが得られる場合が多い.そこで本論文では,CMOS回路の1次元レイアウトの面積最小化問題に対して,制約として与えられたトラック数以下で拡散共有数を最大化し,レイアウトの面積を最小化する手法を提案する.提案手法は,入力として与えられたネットリストを変更せずに,制約プログラミングによりレイアウトを得る.計算機実験により,拡散共有数が最大という条件の下でトラック数を最小化する既存手法に比べ,提案手法がレイアウト面積を11%削減することを確認した.